項目編號：E786

文件大?。?.8M

源碼說明：帶中文注釋

開發(fā)環(huán)境：vivado

簡要概述：

在FPGA實現的軟核ARM CortexM3 代碼.FPGA使用的是xilinx家的 開發(fā)工具vivado 和keil 支持debug調試。

目錄│文件列表:

 └ cortexm3

    │ cortexm3.xpr

    │ vivado.jou

    │ vivado.log

    ├ cortexm3.cache

    │  └ wt

    │     │ java_command_handlers.wdf

    │     │ project.wpc

    │     │ synthesis.wdf

    │     │ synthesis_details.wdf

    │     └ webtalk_pa.xml

    ├ cortexm3.hw

    │  └ cortexm3.lpr

    ├ cortexm3.runs

    │  ├ .jobs

    │  │  └ vrs_config_1.xml

    │  └ synth_1

    │     │ .vivado.begin.rst

    │     │ .vivado.end.rst

    │     │ .Vivado_Synthesis.queue.rst

    │     │ fsm_encoding.os

    │     │ gen_run.xml

    │     │ htr.txt

    │     │ ISEWrap.js

    │     │ ISEWrap.sh

    │     │ m3ds_iot_top.dcp

    │     │ m3ds_iot_top.tcl

    │     │ m3ds_iot_top.vds

    │     │ m3ds_iot_top_utilization_synth.pb

    │     │ m3ds_iot_top_utilization_synth.rpt

    │     │ project.wdf

    │     │ rundef.js

    │     │ runme.bat

    │     │ runme.log

    │     │ runme.sh

    │     │ vivado.jou

    │     │ vivado.pb

    └ cortexm3.srcs

       └ sources_1

          └ imports

             ├ AT421-MN-80001-r0p0-02rel0

             │  ├ cmsdk

             │  │  └ logical

             │  │     └ cmsdk_ahb_to_sram

             │  │        └ verilog

             │  │           └ cmsdk_ahb_to_sram.v

             │  ├ m3designstart

             │  │  └ logical

             │  │     ├ cortexm3integration_ds_obs

             │  │     │  └ verilog

             │  │     │     │ cortexm3ds_logic.v

             │  │     │     └ CORTEXM3INTEGRATIONDS.v

             │  │     └ models

             │  │        └ generic

             │  │           └ static_reg.v

             │  └ m3designstart_iot

             │     └ logical

             │        ├ m3ds_iot_top

             │        │  └ verilog

             │        │     └ m3ds_iot_top.v

             │        ├ models

             │        │  └ modules

             │        │     └ generic

             │        │        └ p_beid_peripheral_f0_static_reg.v

             │        ├ p_beid_interconnect_f0

             │        │  └ verilog

             │        │     │ p_beid_interconnect_f0.v

             │        │     │ p_beid_interconnect_f0_ahb_code_mux.v

             │        │     │ p_beid_interconnect_f0_ahb_to_apb.v

             │        │     └ p_beid_interconnect_f0_apb_slave_mux.v

             │        ├ p_beid_interconnect_f0_ahb_mtx

             │        │  └ verilog

             │        │     │ p_beid_interconnect_f0_ahb_mtx.v

             │        │     │ p_beid_interconnect_f0_ahb_mtx_arbiterTARGAPB0.v

             │        │     │ p_beid_interconnect_f0_ahb_mtx_arbiterTARGEXP0.v

             │        │     │ p_beid_interconnect_f0_ahb_mtx_arbiterTARGEXP1.v

             │        │     │ p_beid_interconnect_f0_ahb_mtx_arbiterTARGFLASH0.v

             │        │     │ p_beid_interconnect_f0_ahb_mtx_arbiterTARGSRAM0.v

             │        │     │ p_beid_interconnect_f0_ahb_mtx_arbiterTARGSRAM1.v

             │        │     │ p_beid_interconnect_f0_ahb_mtx_arbiterTARGSRAM2.v

             │        │     │ p_beid_interconnect_f0_ahb_mtx_arbiterTARGSRAM3.v

             │        │     │ p_beid_interconnect_f0_ahb_mtx_decoderINITCM3DI.v

             │        │     │ p_beid_interconnect_f0_ahb_mtx_decoderINITCM3S.v

             │        │     │ p_beid_interconnect_f0_ahb_mtx_decoderINITEXP0.v

             │        │     │ p_beid_interconnect_f0_ahb_mtx_decoderINITEXP1.v

             │        │     │ p_beid_interconnect_f0_ahb_mtx_default_slave.v

             │        │     │ p_beid_interconnect_f0_ahb_mtx_input_stage.v

             │        │     │ p_beid_interconnect_f0_ahb_mtx_output_stageTARGAPB0.v

             │        │     │ p_beid_interconnect_f0_ahb_mtx_output_stageTARGEXP0.v

             │        │     │ p_beid_interconnect_f0_ahb_mtx_output_stageTARGEXP1.v

             │        │     │ p_beid_interconnect_f0_ahb_mtx_output_stageTARGFLASH0.v

             │        │     │ p_beid_interconnect_f0_ahb_mtx_output_stageTARGSRAM0.v

             │        │     │ p_beid_interconnect_f0_ahb_mtx_output_stageTARGSRAM1.v

             │        │     │ p_beid_interconnect_f0_ahb_mtx_output_stageTARGSRAM2.v

             │        │     └ p_beid_interconnect_f0_ahb_mtx_output_stageTARGSRAM3.v

             │        └ p_beid_peripheral_f0

             │           └ verilog

             │              │ p_beid_peripheral_f0.v

             │              └ p_beid_peripheral_f0_timer.v

             └ verilog

                └ cmsdk_fpga_sram.v