使用verilog編寫的異步fifo，讀寫端口各有一組時鐘、讀寫使能、讀寫端口、滿空指示、fifo使用量。本模塊既不可靠，也不成熟，更不實用；注釋寫得多，可以作為學(xué)習(xí)參考。

aclr：異步復(fù)位，同步釋放端口

文件列表：

目錄│文件列表:

 └ DC_fifo

    └ fifo.v