項(xiàng)目編號：E1512

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源碼說明：帶中文注釋

開發(fā)環(huán)境：Verilog

簡要概述：

基于Xilinx FPGA的OFDM通信系統(tǒng)基帶設(shè)計(jì)

目錄│文件列表:

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          │  └ clock_generator

          ├ CP_ADDER

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          ├ DATA_16QAM_MAP

          ├ DATA_CONV_encode

          ├ data_interleaver

          │  └ data_interleaver

          │     ├ templates

          ├ DATA_Pilot_Insert

          ├ DATA_Sramble

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          │  └ IFFT

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          │  └ short_training

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